ность каналов, начальный адрес и длину передаваемого массива данных. Микросхема принимает и определяет приоритет сигнала запроса от ПУ; приостанавливает выполнение программы в микропроцессоре и отключает его от ШЦ, освобождая последнюю для обмена данными между ПУ н памятью; формирует адреса записываемых в память или считываемых из памяти слов; подсчитывает количество выполненных циклов записн-считываиия; вырабатывает сигнал завершения обмена после достижения запрограммированного числа циклов, по которому происходит переход к- прерванной программе. Счетчики количества циклов каналов имеют 14, и регистры начальных адресов - 16 разрядов.

Микросхема ИК59 предназначена для управления многоуровневым прерыванием с обслуживанием восьми запросов. Количество обслуживаемых запросов на прерывание работы микропроцессора можно увеличить до 64 путем каскадирования. Приоритет отдельных запросов устанавливается путем записи соответствующего кода в регистр маски ИМС. Поступающие в ИМС запросы фиксируются в регистре запросов, ИМС определяет на основании приоритетов очерёдность их обслуживания и выдает иа управляющую шину в микропроцессор общий сигнал на прерывание. Применение ИК5Э для обслуживания запросов от периферийных устройств значительно увеличивает быстродействие микроЭВМ.

Микросхема ИК80 представляет собой 8-разрядный функционально законченный процессорный элемент без возможности аппаратного наращивания разрядности обрабатываемых данных. Состоит (рис. 1.1,3) из устройства управления УУ, арифметико-логического устройства АЛУ н блока регистров БР. Все этн устройства связаны между собой внутренней шиной ВШ, которая через буфер данных БД подключается к двунаправленной внешней шине данных ШД. Устройство управления включает в себя регистр команд РК, Дешифратор ДК команд и схемы синхронизации и управления-ЙМС. Ввод, и вывод управляющих сигналов осуществляется по шине управления ШУ. Побайтная обработка информации реализуется в АЛУ, которое состоит нз сумматора и комбинационных схем, объединенных в арифметико-логической блок АЛБ, и четырех регистров PJ, Р2, РА н РП, служащих соответственно для приема операндов, запоминания результата и его признаков. Каждый триггер 5-разрядного РП предназначен для запоминания соответствующего ему признака или сигнала, а именно: нулевой результат Z, отрицательный результат S (бит знака), перенос или Заем Q, полуперенос (из младшей тетрады в старшую) q и четность результата р.

Блок регистров БР содержит шесть 8-разрядных регистров общего назначения РВ, PC, РД, РЕ, РН, PL, два 8-разрядных регистра младших разрядов команды PB2 и РВЗ, предназначенных для хранения 2-го и 3-го байтов команд соответствующей длины; два 16-разрядных регистра адреса Ра и указателя стека РУ, предна- наченных соответственно для хранения н выдачи через буфер адреса БА на шину адреса ША адресов команды илн операнда, для обращения по нему к памяти или устройству ввода-ввода информации и хранения адреса ячейки стека, к которой было последнее обращение, и 16-разрядного счетчика команд СК, предназначенного для формирования адреса следующей команды.

Наименование и назначение выводов ИК80 приведено в табл. 1.7. В ИК80 используются команды длиной в один, два или три байта. Первый байт команды указывает ее длину, код операции, вид адресации и номера регистров, если они участвуют в

1.7. Газчачевис выродоб ИМС ИК80